Метод высокоуровневого проектирования микроархитектуры нейроморфных процессоров на основе явного отделения вычислений от потока транзакций

Представлены оригинальный метод и прототип инструментального программного обеспечения для проектирования нейроморфных процессоров. Метод основан на высокоуровневом описании аппаратуры с явным (на уровне исходного кода) выделением потоков конвейерных транзакций, циркулирующих внутри аппаратной структуры, и отделением производимых при этом вычислений от логики динамического планирования и контроля потоков. Такой подход позволяет гибко комбинировать алгоритмы обработки данных с актуальными механизмами улучшения производительности и энергопотребления в аппаратной микроархитектуре, эффективно разделять ответственность при разработке сложной аппаратуры, повторно использовать автоконфигурируемые микроархитектурные структуры. Предлагается формализация концепции транзакции (в заданном контексте), маршрут проектирования аппаратуры на основе транзакций и алгоритм синтеза RTL-дизайна нейроморфных процессоров на основе „транзакционных“ описаний. Описан разработанный прототип инструментального обеспечения для синтеза процессоров, построенный на базе фреймворка для программно-управляемой генерации аппаратуры. Применение предлагаемого метода и компонентов САПР демонстрируется на примере разработки оригинального нейроморф­ного процессора, исполняющего модели полносвязных импульсных нейронных сетей. Данная разработка подтверждает достижимость конкурентных характеристик аппаратуры при существенном улучшении управляемости проекта, повторном использовании кода, снижении количества ошибок и общей трудоемкости проектирования.

1. Schuman C. D., Kulkarni S. R., Parsa M., Mitchell J. P., Date P., Kay B. Opportunities for neuromorphic computing algorithms and applications // Nature Computational Science. 2022. Vol. 2(1). P. 10–19. DOI: 10.1038/s43588-021-00184-y.

2. Kudithipudi D., Schuman C., Vineyard C. M., Pandit T., Merkel C., Kubendran R., Aimone J. B., Orchard G., Mayr C., Benosman R., Hays J. Neuromorphic computing at scale // Nature. 2025. Vol. 637(8047). P. 801–812. DOI: 10.1038/s41586-024-08253-8.

3. Kiselev M., Ivanitsky A., Larionov D. A purely spiking approach to reinforcement learning // Cognitive Systems Research. 2025. Vol. 89. P. 101317. DOI: 10.1016/j.cogsys.2024.101317.

4. Su Q., Mei S., Xing X., Yao M., Zhang J., Xu B., Li G. SNN-BERT: Training-efficient Spiking Neural Networks for energy-efficient BERT // Neural Networks. 2024. Vol. 180. P. 106630. DOI: 10.1016/j.neunet.2024.106630.

5. Frenkel C., Bol D., Indiveri G. Bottom-up and top-down approaches for the design of neuromorphic processing systems: Tradeoffs and synergies between natural and artificial intelligence // Proc. of the IEEE. 2023. Vol. 111(6). P. 623–652. DOI: 10.1109/JPROC.2023.3273520.

6. Coussy P., Gajski D., Meredith M., Takach A. An Introduction to High-Level Synthesis // IEEE Design & Test of Computers. 2009. Vol. 26(4). P. 8–17. DOI: 10.1109/MDT.2009.69.

7. Bourgeat T., Pit-Claudel C., Chlipala A., Arvind. The essence of Bluespec: a core language for rule-based hardware design // Proc. of the 41st ACM SIGPLAN Conf. on Programming Language Design and Implementation (PLDI 2020). 2020. P. 243–257. DOI: 10.1145/3385412.3385965.

8. Hoover S., Salman A. Top-Down Transaction-Level Design with TL-Verilog. 2018 [Электронный ресурс]: https:// doi.org/10.48550/arXiv.1811.01780, 02.03.2025.

9. Antonov A. Structured Design of Complex Hardware Microarchitectures Based on Explicit Generic Implementations of Custom Microarchitectural Mechanisms // Electronics. 2022. Vol. 11(7). P. 1055. DOI: 10.3390/electronics11071055.

10. Lukashov I., Antonov A., Tabunschik S. High-level design of neuromorphic processors based on explicit decoupling of computations and transaction flow control // Proc. of SPIE. 2024. Vol. 13239. P. 132391K. DOI: 10.1117/12.3036460.

11. Neuromorphix (GitHub) [Электронный ресурс]: https://github.com/ivlukashov/activecore/tree/master/kernelip/neuromorphix/src, 02.03.2025.

12. Ma D., Shen J., Gu Z., Zhang M., Zhu X., Xu X., Xu Q., Shen Y., Pan G. Darwin: A neuromorphic hardware co-processor based on spiking neural networks // J. of Systems Architecture. 2017. Vol. 77. P. 43–51.

13. Han J., Li Z., Zheng W., Zhang Y. Hardware implementation of spiking neural networks on FPGA // Tsinghua Science and Technology. 2020. Vol. 25(4). P. 479–486. DOI: 10.26599/TST.2019.9010019.

14. OpenSpike (GitHub) [Электронный ресурс]: https://github.com/sfmth/OpenSpike, 02.03.2025.

15. Frenkel C., Lefebvre M., Legat J.-D., Bol D. A 0.086-mm 12.7-pJ/SOP 64k-Synapse 256-Neuron Online-Learning Digital Spiking Neuromorphic Processor in 28-nm CMOS // IEEE Trans. on Biomedical Circuits and Systems. 2019. Vol. 13(1). P. 145–158.